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| 出处：综合电子论坛 时间： 2007-11-13 |
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tangfeng 发布于 2007-8-20 10:59:12
 请教一个verilog hdl 问题
module cs( ledout);output[7:0]ledout; reg[7:0]reg_ledout;
initial
begin
reg_ledout=8'h0f;
end
assign ledout=reg_ledout;
endmodule 错在哪？
xiaojuchina 发布于 2007-11-7 16:28:21
 没错啊 顶层模块名要和文件名一致
sorrybaby 发布于 2007-11-13 11:41:14
没有输入端口？
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