用VHDL编写960分频器的问题 - 百斯嵌入式开发网

电子元器件搜索：

IC库存(8958万) PDF资料(329万) IC价格 IC求购资讯技术资料

维库电子市场网是知名的电子元器件交易网站，为电子生产企业提供IC库存和技术资料查询服务。

位置: 首页 > 详细信息

用VHDL编写960分频器的问题

出处：综合电子论坛时间： 2004-09-29

blue_clean 发布于 2004-9-24 8:11:00

用VHDL编写960分频器的问题
以下是我编写960分频器的VHDL语言，编译时不能通过，为什么？

library ieee;
> use ieee. std_logic_1164.all;
> entity DEP960 is
> port (INPUT: in std_logic;
>     OUTPUT: out std_logic);
> end DEP960;
>
> architecture DEP of DEP960 is
>   constant CLK_CYCLE: time:=20ns;
>   process
> begin
>    INPUT<=''1'';
>    wait for CLK_CYCLE/2;
>    INPUT<=''0'';
>    wait for CLK_CYCLE/2;
>   end process;
>   process(INPUT)
>     variable X: integer;
    begin:
>    x:=''0'';
>         if(Xrem960=''0'')
>    if(INPUT''last_value=''0'')
>     OUTPUT<=''1'';
>    else
>     OUTPUT<=''0'';
>    end if;
>          else
>    X:=X+1;
>   end if;
>   end process;
> end DEP;

frankly 发布于 2004-9-28 13:53:00

你的input是输入信号，不可以赋值的！

blue_clean 发布于 2004-9-29 10:52:00

我改了一下，又发了一帖，麻烦再替我看看，谢谢！