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| 出处：嵌入式技术网 时间： 2007-10-25 |
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laoyang 发布于 2007-10-25 17:04:47
vhdl 文件乱码
simulation出现错误
# ** Error: D:/altera/projects/work/auk_ddr_functions.vhd(1): expecting: ARCHITECTURE CONFIGURATION ENTITY LIBRARY PACKAGE USE
# D:/Modeltech_6.1d/win32/shl com failed.
zyz0000 发布于 2007-10-25 17:06:08
是不是你的软件盗版太严重拉
laoyang 发布于 2007-10-25 17:06:38
绝大多数文件正常，就一两个编译不过去，我一看是乱码
zyz0000 发布于 2007-10-25 17:07:18
呵呵，你做什么呢？怎么出现的乱码？
laoyang 发布于 2007-10-25 17:09:09
我做开发板，一台做，一台仿照nios2eds里面的examples
我编译了其中的一个NIOSII_CYLONEII_2C35
simulation的时候就出现乱码了
cpu.vhd和一些ddr_sdram的文件就是乱码
zyz0000 发布于 2007-10-25 17:10:19
解释不了，请高人吧
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