引言

本应用笔记说明怎样配置时钟速率适配器(CLAD)来产生多种时钟源。这些时钟源可被Dallas Semiconductor的DS325X、DS316X、DS317X和DS318X器件用作LIU参考时钟或发送时钟。

本应用笔记适用于以下产品。

T3/E3 LIUs	T3/E3 ATM/Packet PHYs	T3/E3 SCTs	T3/E3 ATM/Packet PHYs with LIUs
DS3251	DS3161	DS3171	DS3181
DS3252	DS3162	DS3172	DS3182
DS3253	DS3163	DS3173	DS3183
DS3254	DS3164	DS3174	DS3184
DS3166
DS3168
DS31612

使用DS325X内的CLAD

DS325X T3/E3 LIU内部的时钟速率适配器单元从单一输入时钟产生全部所需的时钟速率。如果有一路传输品质的时钟源(DS3、E3或者STS-1)，时钟速率适配器可以合成出另外两种线路速率的传输品质时钟。这样，输入时钟和合成时钟都可作为主时钟用于时钟和数据恢复(CDR)单元及抖动抑制器。在LIU主时钟的驱动下，CDR单元从AGC/均衡器单元获得已经放大、均衡的信号，产生分离的时钟、数据正和数据负信号。在硬件模式下，时钟速率适配器完全由T3MCLK、E3MCLK和STMCLK引脚控制。

在CPU总线模式下，通过CACR寄存器可以提供更多对于时钟速率适配器的控制。当“后备主时钟使能” (AMCEN — Alternate Master Clock Enable)控制位被置1时，时钟速率适配器被配置为后备主时钟模式。在这种模式下，时钟速率适配器不再工作于DS3、E3或STS-1时钟，而是工作于一个频率由“后备主时钟选择” (AMCSEL)控制位确定的时钟。作为后备主时钟，有效的输入频率是19.44MHz、38.88MHz和77.76MHz。在后备主时钟模式下，时钟速率适配器最多可以合成出三种时钟速率(DS3、E3或者STS-1)中的两种。要合成DS3和E3时钟，可将后备主时钟接入STMCLK引脚。要合成DS3和STS-1时钟，可将时钟接入E3MCLK引脚，时钟接入T3MCLK引脚可以合成出E3和STS-1时钟。

尽管DS325X器件中AMCEN和AMCSEL[1:0]的上电默认值可能并不符合实际所施加的时钟，仍然可以在上电伊始就施加一个后备时钟到任一MCLK引脚。上电之后一旦这些控制位被正确配置，时钟速率适配器就开始合成正确的主时钟。整个器件就可正常工作。

CPU总线模式也可以在T3MCLK、E3MCLK和STMCLK引脚上输出一个合成主时钟，供邻近的成帧器、映射器和其他元件使用。要在T3MCLK上输出合成的DS3主时钟，只需设置CACR:T3MOE = 1。要在E3MCLK上输出合成的E3主时钟，设置CACR:E3MOE = 1，或者设置CACR:STMOE=1，在STMCLK上输出合成的STS-1主时钟。

DS325X的CLAD配置寄存器

用于配置CLAD的时钟速率适配器控制寄存器的说明如下。

寄存器名称：CACR
寄存器说明：时钟速率适配器控制寄存器
寄存器地址：08h

Bit	7	6	5	4	3	2	1	0
Name	T3MOE	E3MOE	STMOE	—	—	AMCSEL[1]	AMCSEL[0]	AMCEN
Default	0	0	0	0	0	0	0	0

Bit 7: T3MCLK输出使能(T3MOE)。 当时钟速率适配器被配置为合成DS3主时钟时，通过设置T3MOE = 1，可以在T3MCLK引脚输出DS3主时钟。该时钟可以用作邻近的DS3成帧器和其他需要DS3时钟的元件的发送时钟。只有在T3MCLK引脚没有被外部驱动时才可将该位设置为1。

0 = T3MCLK输出驱动禁止
1 = T3MCLK输出驱动使能

Bit 6: E3MCLK输出使能(E3MOE)。 当时钟速率适配器被配置为合成E3主时钟时，通过设置E3MOE = 1，可以在E3MCLK引脚输出E3主时钟。该时钟可以用作邻近的E3成帧器和其他需要E3时钟的元件的发送时钟。只有在E3MCLK引脚没有被外部驱动时才可将该位设置为1。

0 = E3MCLK输出驱动禁止
1 = E3MCLK输出驱动使能

Bit 5: STMCLK输出使能(STMOE)。 当时钟速率适配器被配置为合成STS-1主时钟时，通过设置STMOE = 1，可以在STMCLK引脚输出STS-1主时钟。该时钟可以用作邻近的SONET成帧器、映射器和其他需要STS-1时钟的元件的发送时钟。只有在STMCLK引脚没有被外部驱动时才可将该位设置为1。

0 = STMCLK输出驱动禁止
1 = STMCLK输出驱动使能

Bit 2至Bit 1: 后备主时钟选择(AMCSEL[1:0])。

00 = 19.44MHz
01 = 38.88MHz
10 = 77.76MHz
11 = 没有定义

Bit 0: 后备主时钟使能(AMCEN)。

0 = 禁止后备主时钟模式
1 = 使能后备主时钟模式

使用DS316X、DS317X和DS318X内的CLAD

DS316X、DS317X和DS318X内的CLAD用于从CLKA引脚输入的单一参考时钟产生多种内部时钟频率(DS3、E3或者STS-1)。输入CLKA的时钟频率必须是以下几种之一：

1. DS3 (44.736MHz)
2. E3 (34.368MHz)
3. STS-1 (51.84MHz)

如果提供了上述几种时钟中的一种，就可以生成另外两种。如果需要，这些内部时钟可以驱动输出引脚CLKB和CLKC，供外部使用。

配置DS316X、DS317X和DS318X的CLAD
如果使用DS317X或者DS318X的LIU，CLAD可以向DS317X或者DS318X的接收LIU提供时钟。DS316X、DS317X或者DS318X的CLAD由GL.CR2寄存器中的CLAD位进行配置。

在这种情况下，用户必须在CLKA引脚上提供DS3、E3或者STS-1时钟。 用户必须至少向CLKA引脚提供三种频率(DS3、E3或者STS-1)中的一种。CLAD[3:0]位通知PLL向这些引脚施加了何种频率。图1所示为DS316X、DS317X或者DS318X的CLAD单元。

图1. DS316X、DS317X和DS318X的CLAD单元

FM位(位于PORT.CR2中)用于选择由CLAD输出并施加给LIU和发送器的时钟。CLAD具有很高的灵活性。可以接受三种时钟频率中的任何一种，并利用CLAD提供其余所需的频率。

也可以禁用CLAD，所有三个时钟由外部提供，使用CLKA、CLKB和CLKC引脚作为输入。当CLAD禁止时，必须分别向CLKA、CLKB和CLKC引脚施加DS3、E3和STS-1的三种参考频率。如果不会用到三种频率中的某些频率，则不必在对应的CLAD时钟引脚上施加该频率。

CLAD[3:0]控制位(位于GL.CR2寄存器)控制CLAD的工作模式，它确定各引脚的输入、输出特性，以及各个引脚所对应的时钟频率。详情请参考下面表1。

当CLAD[3:0] = 00XX时，PLL电路被禁止， CLKA、CLKB和CLKC引脚上的输入时钟被用作内部LIU的参考时钟。当CLAD[3:0] = (01XX或者10XX或者11XX)时，会有零、一或二个PLL电路被使能，以产生所需的时钟，取决于CLAD[3:0]位、帧模式(FM[5:0])位和PORT.CR2中的线路模式控制位(LM[2:0])。

线路模式位选择主端口工作模式。如果不需要产生某个时钟来通过CLAD输出引脚输出或作为LIU的参考时钟，那么用于产生该时钟的对应PLL被禁止并处于掉电状态。

DS316X、DS317X和DS318X的CLAD配置寄存器
用于配置CLAD的两个寄存器如下所示。

寄存器名称：GL.CR2
寄存器说明：Global Control Register 2
寄存器地址：004h

Bit #	15	14	13	12	11	10	9	8
Name	-	-	-	G8KRS2	G8KRS1	G8KRS0	G8K0S	G8KIS
Default	0	0	0	0	0	0	0	0
Bit #	7	6	5	4	3	2	1	0
Name	-	-	-	-	CLAD3	CLAD2	CLAD1	CLAD0
Default	0	0	0	0	0	0	0	0

Bit 3至0: CLAD IO模式[3:0] (CLAD[3:0])。 这些位用于控制CLAD的时钟输入/输出引脚CLKA、CLKB和CLKC。这些寄存器位确定了采用哪个时钟从LIU线路中恢复Rx时钟。表1列出了详细情况。

表1. CLAD输入/输出引脚编码详情

GL.CR2	CLKA PIN	CLKB PIN	CLKC PIN
CLAD[3:0]
00 XX	DS3 clock input	E3 clock input	STS-1 clock input
01 00	DS3 clock input	Low output	Low output
01 01	DS3 clock input	E3 clock output	Low output
01 10	DS3 clock input	Low output	STS-1 clock output
01 11	DS3 clock input	STS-1 clock output	E3 clock output
10 00	E3 clock input	Low output	Low output
10 01	E3 clock input	DS3 clock output	Low output
10 10	E3 clock input	Low output	STS-1 clock output
10 11	E3 clock input	STS-1 clock output	DS3 clock output
11 00	STS-1 clock input	Low output	Low output
11 01	STS-1 clock input	E3 output	Low output
11 10	STS-1 clock input	Low output	DS3 clock output
11 11	STS-1 clock input	DS3 clock output	E3 clock output

CLAD为接收LIU提供参考时钟。接收LIU根据用户选定(通过帧模式(FM)位)的模式选择时钟频率。FM位选择主成帧工作模式。如果通过PORT.CR3.CLADC寄存器位选定，CLAD输出也可以用作发送时钟源。

寄存器名称： PORT.CR3
寄存器说明：端口控制寄存器3
寄存器地址：(0, 2, 4, 6)44h

Bit #	15	14	13	12	11	10	9	8
Name	-	-	RCLKS	RSOFOS	RPFPE	TCLKS	TSOFOS	TPFPE
Default	0	0	0	0	0	0	0	0
Bit #	7	6	5	4	3	2	1	0
Name	P8KRS1	P8KRS0	P8KREF	LOOPT	CLADC	RFTS	TFTS	TLTS
Default	0	0	0	0	0	0	0	0

Bit 3: CLAD发送时钟源控制(CLADC)。 该位用于选择CLAD时钟作为内部发送时钟源。该位的功能还和其他控制位的设置有关。

0 = 允许使用CLAD时钟做为发送时钟。
1 = 不采用CLAD时钟作为发送时钟(如果没有使能环回，由TCLKIn提供时钟源)。

配置DS31612、DS3168和DS3166的CLAD
在DS31612、DS3168和DS3166中，CLAD也由三个独立的PLL单元构成。这些PLL从参考时钟输入引脚(REFCLK)上的单一输入时钟产生多个时钟，用于传输时钟。为此，器件需要最多三种内部时钟，速率在DS3、E3和51.84。如果提供这三种频率中的一种作为参考时钟，另外两种可以被合成出来。DS31612、DS3168和DS3166支持77.76MHz和19.44MHz参考时钟频率(这一点与DS3161、DS3162、DS3163和DS3164不同)，从它可以产生所有三种内部频率。内部时钟可作为一个备选的端口发送时钟。

当使用CLK45、CLK34和CLK52引脚作为时钟输入时，还可以禁止CLAD，由外部提供所有三个时钟。当CLAD被禁止，而端口又被配置为使用CLAD时钟作为发送时钟时，被配置为DS3、E3和CC52的端口将分别使用CLK45、CLK34和CLK52上的时钟。当CLAD被禁止时，CLK45、CLK34和CLK52引脚上的时钟频率对于电路功能并无影响。但是，为了满足某种成帧类型的标准通信频率要求，这些频率通常分别为44.76MHz、34.368MHz和51.84MHz。

CLAD[5:0]控制位确定是否使能CLAD，REFCLK引脚上为何种参考频率，以及哪个CLAD时钟输入/输出引脚作为时钟输出引脚。

当CLAD[5:3] = 000、110或者111时，PLL电路被禁止，CLAD时钟输入/输出引脚上的信号被用作输入时钟。当CLAD[5:3] = 001、010、011、100或者101时，零、一、二或三个PLL电路被使能用来产生所需的时钟，取决于CLAD[2:0]位、帧模式位(FM[5:0])、CLAD控制位(CLADC)、环路时间模式位(LOOPT)和全局8K参考选择位(G8KRS[3:0])的设置。详情参见下面的表2和表3。

举例来讲，如果在一个设计中端口只工作在DS3速率下，那么CLAD[5:3]可以设置为= 001。REFCLK引脚上的DS3时钟被用于发送，没有PLL电路被使能。

如果某个时钟频率不被任何单元使用，那么就可以关闭用来产生该时钟的PLL。如果参考时钟与内部使用的某个时钟相同，那么就可使用REFCLK引脚上的时钟；用于产生该时钟的PLL就可以关闭。

DS31612、DS3168和DS3166的CLAD配置寄存器
寄存器名称：GL.CR2
寄存器说明：全局控制寄存器2
寄存器地址：004h

Bit #	15	14	13	12	11	10	9	8
Name	SPR	--	G8KRS3	G8KRS2	G8KRS1	G8KRS0	G8KOS	G8KIS
Default	0	--	0	0	0	0	0	0
Bit #	7	6	5	4	3	2	1	0
Name	RMOHPD	MOHPE	CLAD5	CLAD4	CLAD3	CLAD2	CLAD1	CLAD0
Default	0	0	0	0	0	0	0	0

Bit 5至0: CLAD输入/输出模式[5:0] (CLAD[5:0])。 这些位控制着CLAD引脚REFCLK、CLK45、CLK34和CLK52的工作模式。详见表2和表3。

表2. CLAD时钟源设置

CLAD[5:3]	REFCLK	PLLA	PLLB	PLLC
000	Not used	OFF	OFF	OFF
001	44.736MHz	OFF	34.368MHz	51.84MHz
010	34.368MHz	44.736MHz	OFF	51.84MHz
011	77.76MHz	44.736MHz	34.368MHz	51.84MHz
100	51.84MHz	44.736MHz	34.368MHz	OFF
101	19.44MHz	44.736MHz	34.368MHz	51.84MHz
11X	Not used	OFF	OFF	OFF

表3. CLAD时钟引脚输出设置

CLAD[2:0]*	CLK45 PIN	CLK34 PIN	CLK52 PIN
XX0	Low output	--	--
XX1	DS3 clock output	--	--
X0X	--	Low output	--
X1X	--	E3 clock output	--
0XX	--	--	Low output
1XX	--	--	51.84 clock output

*注: 当CLAD[5:3] = 000、110或者111时，CLK45、CLK34和CLK52为输入。

寄存器名称：PORT.CR3
寄存器说明：端口控制寄存器3
寄存器地址：(00, 02, 04, 06, 08, 0A, 0C, 0E, 10, 12, 14, 16)44h

Bit #	15	14	13	12	11	10	9	8
Name	-	-	RCLKS	RSOFOS	RPFPE	TCLKS	TSOFOS	TPFPE
Default	0	0	0	0	0	0	0	0
Bit #	7	6	5	4	3	2	1	0
Name	P8KRS1	P8KRS0	P8KREF	LOOPT	CLADC	RFTS	TFTS	TLTS
Default	0	0	0	0	0	0	0	0

Bit 3: CLAD发送时钟源控制(CLADC)。 该位用于选择CLAD时钟作为内部发送时钟源。该位的功能与其他控制位的设置有关。

0 = 允许使用CLAD时钟做为发送时钟。
1 = 不采用CLAD时钟作为发送时钟(如果没有使能环回功能，时钟源为TCLKIn)。

结语

DS325X、DS316X、DS317X或者DS318X器件含有一个CLAD功能，可用于产生多种时钟作为LIU参考时钟，或者供给用户应用作为发送时钟。关于Dallas Semiconductor器件中CLAD的工作如有进一步的问题，可通过电子邮件 targetstat/targetstat.php?url=http%3A//www.semiapps.com.cn/content.php%3Fcontent_id%3D58833%26node_id%3D52&url_prev=http%3A//www.semiapps.com.cn/node.php%3Fnode_id%3D52&tag[node]=52&url_next=mailto%3Atelecom.support@dalsemi.com&event[type]=linkclick&r=0.6970171505966718 (English only)或者致电USA 972-371-6555 (English only)，联络Dallas Semiconductor的电信应用支持团队。