越来越多的SoC在向片外存储资源发展，而且选用的存储器往往需要尽可能地具有经济效益，于是通常倾向于选择目前成本最低的存储器DDR2 SDRAM。但DDR2 SDRAM的接口和指令结构使用起来很不方便。幸运的是，有一种整合了存储控制器和物理层接口的半导体IP方案可以解决这一问题。

过去，单或双数据率SDRAM接口是作为软IP存储控制器提供的。与硬件接口单元结合时，它们可以提供一个完整的片外DRAM接口解决方案。不过，在DDR2 SDRAM支持的频率下，单独的物理层已成为支持存储控制器逻辑的事实要求。硬件物理层是一种在完全定制的混合信号环境中设计的电路。它瞄准的是芯片将使用的晶圆和工艺技术。

为某一特定设计创建一个物理层的流程对每一块芯片来说都是独一无二的。流程计划一般始于焊垫框架(pad frame)设计，尽管封装设计乃至PCB板设计可能在它之前。一旦实现了焊垫框架，就可以增添其它物理层元素，以完善物理层。这听起来或许很简单，但焊垫框架受大量因素的影响，其中包括准确的接口配置、封装类型和所需电源引脚的数目。

在开始这一流程时，需要先了解以下基本信息：

- 选定所需的地址引脚、块地址引脚、数据引脚、列和CK/CK_b输出对的数目。

- 确定参考时钟源及类型、封装类型、封装模型和键合焊垫结构(比如引线键合和倒装芯片)。

- 选定所需的焊垫间距。

- 列出时钟频率及测试引脚的要求。

- 了解ASIC和物理层逻辑的内核功率要求。

此外，设计人员还应该知道设计是否需要CS_b引脚(只限于单内存列系统)、数据掩码(data mask)引脚和错误校正电路。

亟待解决的关键问题是I/O信号功率比，其代表着VDDQ/VSSQ单对能够支持的DDR数据引脚插槽数目。这种分析考虑到了众多效应的影响，包括同步转换输出噪声、压降、电迁移限制和静电放电要求等。最终的信号功率比取决于最大工作频率、封装类型、预期的封装RCL寄生元素和外部存储器子系统。

一旦焊垫框架以线性形式完成，它可能太大，不适合于裸片的边缘。在这种情况下，或鉴于其它平面规划的原因，物理层实现方案必须灵活以便于用在裸片的边角。这种超强的配置能力与IP产品的宽度有关。应该寻找能够同时提供控制器IP和物理层IP的供应商，因为这些元件是在一起设计和验证的。如果你喜欢自己设计存储控制器，也可找选择愿意单独授权物理层的IP供应商。

作者：Graham Allan

半导体IP营销总监

Mosaid Technologies公司

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