SynTest技术公司推出其DFT-Pro工具包的最新版本DFT-Pro Plus，从而将它的整个可测试性设计(DFT)流程提前到RTL阶段。 SynTest以前曾提供过部分套件，特别是RTL级存储器内置式自测和边界扫描综合工具。如今该公司在DFT-Pro Plus产品中将VirtualScan综合提前到RTL阶段，并增加了自动DFT修复功能，该公司战略与市场开发高级副总裁Ravi Apte介绍说。 Apte指出，有了完整的RTL级工具包，用户可以在进行逻辑综合之前“缝合”以下各种内核的任意组合：扫描内核；存储器、逻辑和模拟BIST内核；知识产权内核；P1500内核和JTAG边界扫描内核。“DFT-Pro Plus允许设计小组在RTL阶段进行DFT集成，而不是在较难进行修改的门级，”他说，“人们宁愿做RTL的修改，因为在门级修改招致更多错误的可能性更大。” 由于时序是系统级芯片设计的一个关键，Apte指出，在进行逻辑综合前实现测试模型中的扫描链会更方便。采用这种方式，设计人员无需考虑扫描链将消耗多少时序预算而增加额外的时序估计或余量，接着在扫描插入后进行调整以满足门级的时序要求。 在DFT-Pro Plus流程中，设计人员可以利用TurboBIST-Memory和TurboBSD工具来生成RTL模块，从而封包存储器BIST控制器和边界扫描功能。设计人员还能挖掘扫描链选项，然后再利用VirtualScan工具创建一个扫描链。 所有这些工具产生的模块需要移至TurboDFT进行集成。设计人员接下来就可以把其余的RTL代码加入到这些模块以及自动修复DFT工具，从而确定该设计的RTL版本。然后，该RTL代码再送至逻辑综合和余下的SynTest测试流程。 在门级流程的最后，SynTest添加了一个扫描链发生器以便将扫描链编程进FPGA中。3MTS Step X系统会模拟广播器和压缩器功能，并最小化测试仪所需的扫描链，SynTest公司宣称。 作者：尚德斌