随着设计工艺水平的提高，系统级芯片的设计难度增大，建立正确的模型是成功设计的关键。拥有一套可靠模型的先决条件是建立合格稳定的半导体制造工艺，而建立起这样一个合格的工艺需要许多步骤。本文将详细讨论1st Silicon与Virtual IP Group公司用于验证COT完整流程的详细方法。

按工作性质的不同，系统级芯片(SoC)设计工程师可以分成两大部分，即逻辑或系统级设计工程师和物理版图设计工程师。逻辑设计工程师解决功能和时序问题，而物理设计工程师解决版图设计问题。连接这两部分的传统方法是采用一系列由具体工具产生的模型，从而实现实际的芯片性能，并能使设计工程师准确地作出预测。

随着芯片的特征尺寸减小，在建模精度方面，第二和第三层建模越来越重要。另外，随着系统级芯片设计和EDA专业工具复杂度的提高，对于COT(customer-owned tool)用户来说，出带时间将成为要考虑的重要因素之一。在SoC设计工程师中流行这样的戏言“生也模型，死也模型”，模型在设计中的重要意义不言而喻。一个成功的芯片设计很大程度上取决于工艺与设计实现所采用的模型，一旦COT流程与模型的有效性得到了确认，后端的设计工程师就能极大地缩短设计周期，从而加快产品上市。

半导体工艺由一套工艺模型和器件模型组成，单元库与技术信息正是基于这些模型建立起来的。对于SoC设计工程师来说，库和技术信息能够显示出半导体工艺的复杂性(见图1)。

设计工程师经常面临器件模型的质量问题。拥有一套可靠模型的先决条件是建立合格稳定的半导体制造工艺，而建立起这样一个合格的工艺需要许多步骤。在选择代工或工艺前，SoC设计工程师或COT用户并不需要对每一个步骤进行确认，但COT用户只有对这方面拥有足够多的认识才能做出更明智的选择。

而创建一个检查列表很有帮助，它能验证工艺的关键部分是否符合标准要求。当表1中的所有项目都经过检查后，COT用户才能确保工艺与器件模型建立在可靠的基础上。

在进行半导体工艺的结构分析时，首先需要检查硅片的电子显微照片。要对任何存在的结构缺陷进行分析，并设法解决这些存在的问题。在晶圆级可靠性测试阶段需要做大量的测试，如电迁移、压力迁移、热载流子注入、门氧化物完整性、与时间相关的电介质击穿、离子注入、门限电压稳定性等等。对封装后的产品进行品质认证时，需要做早期寿命、长期寿命、温度循环、温度和湿度测试。上述测试中所出现的任何问题都要经过正确的质量及可靠性保证程序加以有效解决，其中包括材料返还过程和纠正处理报告。

在半导体工艺的建模过程中，需要对p型和n型晶体管做大量分析工作。隔离度、器件驱动电流、门限电压(Vt)、器件可靠性、互连厚度和导通性只是其中一些测量参数，还有大量的参数和硅片特性需要测试、验证，并用在工业标准描述模型中。在器件属性转换成仿真模型过程中出现的任何不准确性都会影响COT的成功设计。一般设计工程师都希望晶圆代工厂能提供整套精确导出的器件模型，以方便电路仿真以及库的描述。

晶体管的Spice模型是从典型电气与工艺特性导出的。模型导出工具的精确导出与优化算法完全建立在I-V与C-V曲线适配的基础上，以优化模型的线性度、饱和度和低于阈值的区域。基于硅片的模型仿真和验证可以验证晶体管的关键交流和直流参数，并保证模型的鲁棒性和质量，确保硅片制作的一次成功。

标准单元库、I/O单元库与存储器编译器库就是根据这些电气、工艺和器件模型创建的，并根据不同的工艺情况、温度和电压赋予不同的特性。为了对面积、性能和功耗进行优化，需要精确调整每个特殊工艺组件。包括技术文件与EDA环境文件在内的所有设计工具包与库一起生成，并用工业标准的技术判定程序进行验证。在经过一系列详尽的硅片验证过程后才能真正实现库，并进行一系列物理验证检查以确保可制造性。

为了保证大批量生产时的一致性与可重复生产性，需要连续地对工艺和器件特征进行监控与验证。在E测试参数检查过程中需要测量上百个器件参数，有一些重要参数，如门限电压、IDRV和BVDSS等需要通过分析Cp和Cpk信息并与它们的规定极限值进行比较分析。Cp趋势能显示数据分布的密集程度；而Cpk趋势则能显示是否存在向规定值上限或下限发展的趋势。统计学过程控制方法能够连续监测所控制的工艺参数项目，保证器件性能的稳定性和可重复性。

持续监控器件模型及其对库性能的影响很重要，该步骤能确保库性能在工艺变化时有足够的余量。为了提高产量和性能，需要对工艺模型做修改或优化，也必须对库进行重新描述处理。1st Silicon公司每个季度都需要进行一致性、稳定性再确认以及工艺余量的研究，这也是典型的器件模型与库验证流程中的一部分工作。

设计流程确认

为了验证基本器件和其它IP建立模块的精度，Virtual IP Group公司与1st Silicon公司进行了合作，利用1st Silicon公司的特定代工单元库以及第三方EDA工具从前端到后端的设计流程进行验证。验证过程最初是选择Virtual IP Group公司三个IP内核，并将这些内核在寄存器转移级结合起来产生全功能可测试的芯片设计。

由于验证的目的是仿真一个典型的实际设计，因此IP内核需要同时具有同步与异步逻辑、多种SRAM和多个时钟域。这里选用的三个IP内核分别是微处理器、UART和USB器件控制器，其中USB控制器还作为微控制器内核的I/O外围接口使用。合并后的设计包括总容量为11个50Kb SRAM、42,300门的随机逻辑、5个时钟域和17,787个网络。

设计流程的第一步是利用单元库进行逻辑综合，并生成门级网表。这一步骤基本上不会有什么问题，因为每个IP内核都已多次经历这种过程。布线前产生SDF(标准延时格式)的步骤将涉及第一可变选择点，因为这必然会产生线载(wire load)延时。用户需要向设计流程中输入估测的内核面积。如果面积估测太小，通常会在低端产生布线前SDF延时错误，这样会导致用户误认为设计的性能过高，如果估测面积太大则会有相反的结论。如果面积没超过限制条件的话，最好选择后者。

该步骤的目标是发现在布线前、时序仿真和分析阶段是否出现过高或过低的工艺技术、单元库和EDA工具的综合预测结果。

在布局布线工作之前，扫描插入和JTAG插入都会增加设计后续步骤的时延，从而使布线前和布线后时序之间的关系变得更加复杂。在版图设计和布线后，版图设计工具会产生布线后SDF时延文件，内含根据布线电容电阻值计算得出的实际网络延时，SDF时延文件可以用于布线后时序仿真与分析。当用不同模块尺寸和布局方法试验后，发现布线前SDF延时所预测的时序经常会快50%。如果在布局和布线前就考虑扫描插入或JTAG插入的话，布线前SDF时延也许会更好一些。

经过多次估测和版图设计迭代后发现，模块区域需要扩大70%用以补偿布线前过低的延时设置(对于扫描插入网表则要扩大80%)。这是一个很重要的发现，它意味着设计工程师需要在今后设计中考虑“修正因子”，并且尽量减少时序收敛所需的迭代次数(图2)。

在确认工序的布局布线阶段进行多次匹配试验工作很有必要。库供应商所提供的技术文件允许用户选择诸如堆叠或非堆叠通孔等可选项。至于减小天线效应的二极管插入，需要版图设计工程师使用不同的布局工具甚至使用同一布局工具的不同版本去匹配不同的参数。

在将用户创建的定制模块导入版图时需要考虑使用分层图 (layer map)。在版图验证阶段，DRC运行组件会考虑是否必须将顶层金属层规则(top-mental rule)应用于第三、四、五或第六层金属层,这里的顶层金属规则要求较宽松。用于检查模拟模块和特殊尺寸模块的LVS运行套件则需要额外的调试和验证。

各种可选项选择完成后就可开始IP设计测试工作，包括全芯片的DRC/LVS/天线检查，然后对结果进行验证和确认。版图设计工程师的工作这时还没结束，还需要创建并测试一套制作脚本(Make Scripts),这样可以快速处理将来会出现的很多设计选项与各种组合情况，减少出带时间。

出带阶段同样需要认真考虑和验证。需要准备好出带文档以记录裸片尺寸、画线和密封环材料、绑定裸片的方向标志以及E测试电路插入的定位信息。在出带处理的最后阶段，还要提供一份完整的检查列表以方便将来的出带工作。这项工作的主要目的是确保后续的出带阶段只需用到IP测试设计所用的一小部分时间。

对于这次确认工作，1st Silicon报告显示，在Cpk为1.33条件下，关键的E测试参数指标有15%落在规定范围之内。回顾一下在此之前的六个月来Cp/Cpk的发展趋势，我们发现这些参数仍在工艺控制范围之内。而且，从振铃振荡器(ring oscillator)的验证中可以看到片上测得的实际频率比Spice模块要快5%，意味着器件模型、E测试和硅片间具有良好的相关性。库的特征指标在器件模型10%精度范围内，其性能符合规定指标。

在设计阶段有几个性能测试参数被确定用于硅片的测试，其中一个参数组描述多条长延时路径的输入到输出延时。在IP设计成功并实现生产后，就可以进行原型评价和时延测试了。

1st Silicon公司报道中的E测试结果显示，在那块特殊晶圆上的高性能n沟道器件具有4%到5%的偏移，但低性能的p沟道器件偏移达到了8%到10%。在评价过程中必须认真考虑这一信息。

输入至输出延时路径的测试结果表现了预测值与实测值的不一致性(见表2)。大多数基于硅片测试的时延路径要比布线后预测值快，其中一条路径上的偏差甚至达到30%(端口2)，只有一条时延路径要比布线后预测值慢了近12%(USB模式)。对布线后SDF路径时延的最大正负偏差值的分析表明，在±5ns的公差范围内大多数是由台式测试设备的精度引起的。因此SDF时延提取方法还是比较可靠，根据其测试结果可以生产出满意的硅片。

作者：Joseph Hong

执行副总裁

Virtual IP Group公司

S.C. Sia

部门经理

1st Silicon公司应用工程部