CPLD和FPGA在工业界已被广泛的应用，这种成功主要是以牺牲门阵列、及标准单元电路ASIC为代价的。为了使触发器触发速率和快速路由的延迟得到近似于真实设计的结果，可编程逻辑的速度也得加快。尤其是，如果你可能会使用到可编程逻辑器件所提供的嵌入式存储器的时候，因为它的容量增多，因此，相应地按每门计算的成本也更加便宜（图1及参考文献1）。
可编程逻辑器件的这种发展趋势尤其受到人们的欢迎，特别是当你的用量太少，不足以让ASIC厂家或制造商感兴趣，或是在掩模和NRE的成本随每一代处理工艺成指数上涨，而你的用量又很少，无法全部摊入成本时，可编程逻辑器件更是受欢迎了。ASIC一般都要求你详细开列出每个裸芯片功能验证和定时验证的全套测试向量数据；而这些，在CPLD和FPGA中，则是由制造厂家自己处理的。
从产品上市时间快慢的角度来考虑，一般来说，ASIC从设计完成到你拿到第一个样品的时间，总会在几周或几个月以后。几周或几个月的耽搁时间与你花几分钟就能从代销商或供应商的货架上买到PLD，然后就开始调试你的设计，这中间时间相差实在是太大了。加之，在投产前为了排除故障或再增加某些功能什么的，还要对设计做些修改，以及ASIC NRE的成本和相当长的制造周期，综合起来，确实是个大问题。
当然，如果你的设计用到的产品产量较大，而你也能解决制造周期长的问题，那么，标准单元电路ASIC还是你的每门最低成本首选的代表（请看表1及参考文献2）。ASIC也有速度比FPGA和CPLD高得多、功耗更低的品种。正像某些闪速存储器用户所希望地那样，他们可以转而使用更便宜的掩膜ROM。许多可编程逻辑器件的用户，特别是那些不用现场可重新编程技术的用户，总是怀着妒忌的心态看待ASIC器件，因此也不知出于什么原因，在他们的设计中都不曾用过ASIC。

寻求中间道路
有些厂商认为还有第三种选择：把可编程逻辑和门阵列及标准单元电路的ASIC组合在同一个器件上。他们这些方法虽在每种型号逻辑器件的裸芯片百分比和纳入ASIC部分的方式（如有）上是不一样的。但基本的动机却是相同的：那就是把这两种技术的精华合二为一。然而，这个目标的现实性究竟有多大呢？
如果你的目的只是为了降低成本，那么，这种混合逻辑的电路的生命力至今还不清楚，只不过进化的演变很快而已。以到处都能见到的PCI芯核为例。就在两年前，可编程逻辑器件的厂家们还在拼命设法做出目的只是32位的芯片，但其体积要求小到使用户只要有一块地方就可以做他专用的逻辑器件，甚至厂家的体积最大的器件也是如此。而今天，64位的器件，包括启动程序加上目标芯核（FIFO缓冲器除外，其体积和数量取决于设计）的体积。估计只占Altera公司（www.altera.com）即将上市EP20k1500E逻辑资源的2.4%，占Xilinx公司（www.xilinx.com）即将上市XCV3200E逻辑资源的1％。
就算这些片子的价格比较昂贵。但是从图1所示的过去几年来每门成本价的走向和对今后几年的预示趋势可以看出：制造商们正在大量销售这些通用的逻辑器件，而且含盖了各种类别的用户和应用项目。混合式的器件可能会使裸芯的体积更小一些，但这取决于ASIC对可编程逻辑器件所占的比例。当然，裸芯片的尺寸大小也只占整个器件成本的一部分。还有其他因素，例如用户的测试流程，生产线新生项目的管理以及因产量小而造成的生产效益减少等，在促使价格提高上都起着等同的或且更大的作用。
要使逻辑器件达到相当大的产量，像微处理器那样，则ASIC门电路还是最佳上选（参考文献3）。大型的CPLD和FPGA器件上何时能装上这种类型的片芯，在一定程度上取决于这类芯核能用的片上存储器的数量。Xilinx公司曾宣称，以0.18mmXCV2000E Virtex-E FPGA所含有"系统"门，是0.22mmXCV1000 Virtex器件的两倍。但是从Virtex到Virtex-E，逻辑单元电路的数量只增加了50％；门电路的其余增量大部分却来自数字延迟锁定回路DLL）成倍的增加，以及片上Block SelectRAM的数量增加了五倍。
从概念上讲，嵌套式存储器作为CPU芯核的一级和二级超高速缓存器，应该是有用武之地的，但是优化的超高速缓存设计要求的阵列电路，比适用于其他逻辑电路的可能要大。否则超高速缓存的功能会因此受到严重影响，通用逻辑门电路的可用量也会下降，除非生产厂家另行设置专用的超高速缓存控制器逻辑电路才行。这种片上逻辑电路类似于可编程逻辑器件厂家提供的DLL和PLL及双端口RAM、内容定址存储器、FIFO缓冲器以及其他的专用功能的资源。但是又与某些电路不同，超高速缓存逻辑器件的可应用性更为有限。片子的专用程度越高，应用的领域和用户就越少，潜在的产量也就越低。

对速度的要求
功能是采用混合式芯片的更为重要的理由。例如，要是你的CPU芯核需要的运行速度只相当于标准产品的速度，那么ASIC就是唯一的选择。可编程逻辑器件的厂家都宣称，他们64位的PCI芯核曾达到过66MHz的速度，这些芯核在某些情况下，特别是在非零等待状态的配置中，可能的确能做到。但是在这样做时，媒体认为，至少有一些芯核对前端和后端的工具提出了这种不灵活的定位要求，因为在这种设计内用户的专用部分，达不到门电路数和功能的要求（参考文献4、5和6）。
不久以前，设计师们也曾对33MHz PCI提出过同样的问题，所以从温故知新的角度看，生机盎然的66MHz运行几乎肯定迟早会到来。ASIC和可编程逻辑器件之间在I／O缓冲器电性能和速度上的差距，也在迅速地缩小（可参考Dyna Chips公司（www.dyna.com）的DY8000器件，和前面提到过了Altera公司和Xilinx公司的结构）。不过，互连接点丰富的ASIC逻辑器的最高速度一直都比被路由矩阵制约的CPLD和受通过－晶体管限制的FPGA的速度要快，在某种程度上说，甚至比反熔丝的FPGA还快（参考文献7）。
还有没有别的用ASIC做的高速逻辑芯核的新的应用领域呢？如果有，这对可编程逻辑器件的灵活性也会增加一定的砝码。虽然FPGA厂家开始表白他们有信心支持顺控制器用于133MHz和双数据速率（DOR）同步DRAM，以及用于无等待延迟、DDR和四数据速率同步SRAM的存储控制器，但他们都闭口不谈Rambus公司（www.rambus.com）的DRAM（RDRAM）控制器（RAC）。RAC有很高的功能要求，它们从外部到内部的带宽扇出，会使可编程－逻辑－路由的资源受到破坏。
RDRAM的单存储器宽度信道接口能实现的系统颗粒度，比它用宽总线SDRAM获得同样峰值带宽所用的最低密度还小。在嵌套式设计中，这个因素具有特别的价值。PC和其他消费类产品的制造商，如Sony公司（www.sony.com）的Playstation2，都在尽量地加大其产量，以求降低目前RDRAM与异步的DRAM和SDRAM相比不断升高的成本。所以，如果在不远的将来，混合式芯片的生产厂家会提供可编程逻辑器件与RAC的组合器件，那就没有什么大惊小怪的了。
许多高速网络化接口和通信接口规约，对速度的要求也是可编程逻辑器件目前不能处理的难题。其中另外一条对许多器件都是共同的需要的，那就是混合信号集成，这一条也给ASIC－加－可编程－逻辑混合器件带来了新的生机，除了PLL外，今天的CPLD和FPGA显然已无法处理模拟信号。专用钟频恢复电路和无线基带处理，是标准单元电路和定制ASIC处理所独具的模拟功能实例。
在用CPLD和FPGA做较大设计中，功耗仍然是伤脑筋的事情（参考文献8）。在许多情况下，通过封装工艺和缩微印刷技术的不断改进，生产厂家已经能够使器件的工作电压逐步降低，从而也使器件能保持（基本上保持）在工作温度的阈值以下，因为超过工作温度阈限值器件的功能和长期可靠性就会遭到损坏。I／O缓冲器的灵活性使得可以把这些器件与电源电压和输入电平较高、输出摆幅也较大的那些传统器件相连接。但是，过高的工频加上内部逻辑节点频繁的触动，会要求增加散热处理或强制通风冷却，或两者都要具备。在ASIC里加上一些快速逻辑电路就会降低整个器件的功耗；但对芯片的"热点"仍然不能掉以轻心。