这个实际思想描述的是一个PCI 2.2总线判优器的一个VHDL执行情况（图一）。任何PCI系统都应该有一个或者更过的PCI主控设备。大部分的设备都可以表现成目标主机，但是其中的一个必须是PCI总线发起芯片或者总线主控芯片。通常的，一个微处理器或者高速DSPS可以是PCI主模式也可以是PCI从模式，并且它们可以包括一个PCI判优器。清单一列出了一个简单的VHDL进程。它通过允许根据每个PCI设备被预先决定的优先权通过PCI总线来执行判优作用。这个PCI判优者的核心界面有33-MHz和66-MHz 的PCI系统，支持多达六位PCI总线控制器，支持“总线停泊”，允许一份纯转动判优模式，支持总线等待时间和断裂主控，并且是一个不用FGPA库或PLD库知识产权的综合VHDL资源。
这个PCI总线支持超过多于一个的主控设备．如果仅仅只是一个主控芯片需求总线，主控线就会快速的获得批准．如果几个主控芯片同时请求PCI总线来执行数据传输，对于仲裁起来讲，他们就会判断这些请求信号－REQ_N，拥有最高优先级的会获得GNT_N批准。接下来就是第二优先级的，然后依次往下排。PCI_RST重置判优者的 优先权转 移记数器到设备0。
PCI总线在AD总线和C/BE线上没有上拉力。为了避免这些信号长期的漂浮，PCI的实际必须执行总线停泊，意味着一个主控制设备在总线空闲状态时驱动AD总线和C/BE线。判优器选择哪个主控制芯片将要成为停泊总线。即使这个停泊总线没有有效的REQ_N，判优器仍然会使停泊总线的GNT_N的信号有效。在VHDL代码里的常量停泊总线定义停泊主控芯片。在一个设备通过PCI总线后，这个设备必须在１６个PCI时钟脉冲内开启总线访问。如果这个启动没有发生，这个设备就丢失了总线权限，排队的设备就会获得总线。为了检查总线等待时间，判优器必须检查FRAME_N 和IRDY_N信号。PCI判优器核心适合任何PLD或者FPGA，并且消耗很少的资源。
英文出处：http://www.edn.com/article/CA6475011.html?spacedesc=designideas&industryid=44217
|
